Progetto di Reti Logiche - Cremona

Docente:
    Prof. Carlo Brandolese
    E-mail: carlo.brandolese@polimi.it
    Tel: 02.2399.3492

Programma del corso

Lo scopo del corso è di fornire le basi per la progettazione di circuiti complessi mediante il linguaggio VHDL e gli strumenti di sintesi usati per lo sviluppo di FPGA e CPLD.

Introduzione al VHDL
    Introduzione ai linguaggi HDL
    Entity e Architecture
    Livelli di astrazione: Gate level, RTL e Behavioral
    Circuiti combiantori
    Bistabili
    Macchine a stati finiti e pipeline

Introduzione a Xilinx Vivado
    Introduzione
    Creazione e gestione di progetti
    Simulazione Behavioural
    Sintesi e mapping
    Simulazione Timing

Modalità d'esame

La prove d'esame consiste nello svolgimento di un progetto e nella sua discussione. La data della discussione viene concordata con il docente, mentre la data della verbalizzazione è stabilita dagli appelli ufficiali. E' ammessa una sola discussione per anno accademico. Gli allievi hanno l'obbligo di iscriversi.

Testi consigliati e riferimenti

• C.Brandolese,
  "Introduzione al linguaggio VHDL",
  Dispense   [pdf]  
• AMD Xilinx Vivado  [download]  

Calendario delle lezioni

Le lezioni si svolgeranno in corrispondenza dell'inizio del secondo semestre, nella date che verranno concordate con la segreteria studenti e comunicate tramite mail ufficiale agli studenti. Alcune delle lezioni potrebbero essere svolte online, ne qual caso verranno forniti agli studenti i link per le aule virtuali.

Progetti

Una breve descrizione dei progetti è disponibile in [pdf]  
Per la stesura della relazione si può fare riferimento al template [docx] fornito a titlo di esempio.